本發明公開了一種高效率的集成電路封裝工藝,所述封裝工藝如下:步驟一:劃片:將晶片分離成單個的芯片;步驟二:取片和承載:挑選出良品芯片,并放置于承載托盤中;步驟三:粘片:將芯片粘貼在封裝體的芯片安裝區域;步驟四:打線:芯片上的打線點與封裝體引腳的內部端點之間用細金線連接;步驟五:封裝前檢查:打線好的芯片通過目檢的形式進行驗收;步驟六:驗收完畢后進行封裝密封;本發明的有益效果是:本發明有助于滿足集成電路封裝良好的機械性和化學穩定性的質量要求,提高了封裝的效率;封裝時芯片表面與弧線制高點的距離控制在100um內,通過降低弧線高度,可縮減塑封體厚度,減少線弧擺動問題,增強封裝可靠性。
聲明:
“高效率的集成電路封裝工藝” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)